VHDL语言 if(key'event)then a：=a+1; 提示'event不能...

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我遇到过跟你一样的问题,

还是老老实实的对key做边沿检测吧

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key是什么信号啊，如果是ls所说，他的方法就不错。

其他类似问题

问题1：VHDL语言中,写了 if CLK'EVENT and CLK='0' then程序,但是为什么一直都报错?报Error (10822):HDL error at ADS6122.vhd(59):couldn't implement registers for assignments on this clock edge

你的代码结构太复杂了,在生成电路是无法分配寄存器,改简单点

你在这个if里面赋值的信号是不是也在其他地方赋值了?

你把59行附近的代码都贴出来看看

问题2：请教VHDL 语言 if lock='1'and lock 'event then regl[英语科目]

lock从0升到1（上升沿）,让regl为d

clk从0升到1,让s为1

第一句无论不加括号,lock='1'and lock 'event 都会被当成一个完整的表达式

问题3：vhdl if ((player1'event and player1='1' ) or( player3'event and player3='1')) then 这句话错在哪

c

问题4：VHDL 语言中 将CLK 频率 改变 语句怎么写process(Clk) begin if(Clk'event and Clk='1') then current_stat[英语科目]

CLK频率改变可以用计数器实现,如下current_sta就是五位的计数器,计数到“11111”就是进行64分频,clk_s就是你需要的频率,其值=CLK/64

process(Clk)

begin if(Clk'event and Clk='1') then

if current_sta="11111" then

clk_s

问题5：If(clk'event and clk='1') then 谁能给我讲明白怎么根据CLK RESET 和d 画D触发器输出端q的仿真图

clk'event是指信号clk是否发生跳变,若发生了则返回ture,否则为假,

clk=‘1’是跳变后clk为高电平.合起来就是当clk信号的上升沿则.