Verilog中，程序中的一段：foreverbeging #5 a=a+b;#5 ...

精选知识

#5的概念是延迟的意思.但是是行为级描述 综合时将被过滤.

一般#+数字的组合在仿真器中产生一定的延迟.延迟结构如下~

首先`timescale 1ns/100ps 这个是整个延迟的定义.`timescale是关键字,然后后面的两位时间 第一位是用来表示你的延迟因子的.第二位用来表示步进时间.

举例：

`timescale 1ns/100ps

.

always(这里用forever亦可)

#10 clk=~clk;

那么也就是说,10个延迟因子时clk取反.也就是说10纳秒时clk取反.所以你就得到一个50Mhz的时钟.

后面的100ps代表的意思是机器仿真的步进时间,当你写1ns/100ps时.在屏幕上显示的1ns时间内.机器做10次的运算.

如果不能直观理解.那么就尝试一下`timescale 1ns/1ps的区别.你就知道了.

千万注意的是：这个只能在仿真工具中运用.综合成电路时.你不要希望有这类延迟存在.

其他类似问题

问题1：verilog always后面有@另外我似乎看到哪里写着@是延迟always后面应该和if一样只用()才简洁吧,个人感觉

@表示在改时刻

例如 @negedge clk 表示在在负边沿

不只是有always之后才有@的

在仿真的时候可以用@表示在某一时刻来产生某一事件

例如

...

@(posedge clk) input=1；

@(negedge clk) input=0;

...

表示在一个clk的上升沿 输入为1,

在接下来的一个下降沿 输入为0

@在always后市表示敏感信号列表,即指明驱动always的信号时哪些,当这些信号发生改变时,always块里的语句顺序执行一遍

如果后面接的信号没有指明沿,则是以电平触发

问题2：verilog中&符号是什么意思?buffer [数学科目]

&位与,buffer所有位为1的时候=1,否则等于0

问题3：verilog中同或符号

同或符号：

问题4：verilog hdl 中的符号请问verilog中的@是什么含义?具体怎么用呢

@可以简单的字面意思理解,就是在右边的事件发生时做什么

比如always @（posedge clk ）begin .end

就是说在clk的上升沿这个事件触发时,总是（always）要执行后面的语句（begin和end之间的）

问题5：verilog 符号扩展Sign-extending the 24-bit signed (two's complement) immediate to 30 bits.将24位的符号数进行符号扩展成30位的,怎么扩展啊?[数学科目]

用拼接的方式.

比如,你的a的24bit是a = 24‘b1010_0000_0000_0000_0000_0000

那么符号位拓展的b是b = {6’b11_1111, a}