vhdl '0'&a + a和b是8位

精选知识

在你给出的表达式中,由于连接运算符&和加法运算符+的优先级相同,不能够这样表达,要么('0' & a) + b,要么'0' & (a + b),不能省略括号.

('0' & a) + b的意思是,将8位数组a的前面添加一个'0',成为9位的数组,然后再与8位数组b相加.

'0' & (a + b)的意思是,将8位数组a和b相加之后,在其结果的前面添加一个'0'.

其他类似问题

问题1：VHDL中( A

& 表示组合的意思

一般写成 A

问题2：VHDL中 a (others => '0'));是什么意思[数学科目]

a '0')是将向量a各位全部赋值为零.

而a (others => '0'))对于一个向量vector来说是非法的,

因为此时需要二维数组.

也就是说,如果a是二维数组的话,这条语句会把数组中的每一位置0.

因此a类型不同的情况下,上述语句会出现错误或正确两种情况.

所以如果a是个二维数组的话,意思是把所有的位置0

如果a是个一般的信号量,那这个写法是错误的.

问题3：(++a[数学科目]

先算(++a<0)和（b--<=0)的值

计算!（b--<=0)的值,即非（b--<=0)

剩下的&&的进行和运算

问题4：a+b-'0'是什么意思?

问的太笼统了,具体点

问题5：小弟刚学VHDL语言,请问 （A+B）’*C 也就是A拔乘C加上B拔乘C 用VHDL语言编译,Library ieee;Use iee.std_logic_1164.ALL;Entity TEST is Port (A,B,C :in std_logic;M,N,Y :out std_logic);End TEST;Architecture LOGIC_FUNCTION of TEST isBeg

错了,你的M,N是输出端口,在VHDL中不能被用来赋值,你可以用信号来代替M,N!

不过你的逻辑是没有错,只是对VHDL了解还不够深,多多加油啊!